CoWoS: La clave oculta en los aceleradores de inteligencia artificial de NVIDIA

CoWoS es una tecnología de empaquetado que, aunque hasta hace poco era un término especializado en la fabricación de semiconductores, se ha convertido en un elemento fundamental en los aceleradores de inteligencia artificial modernos. Ya no basta con la potencia de un solo chip de cómputo: es necesario integrar grandes volúmenes de memoria rápida junto a él y asegurar una transferencia de datos con la mínima latencia posible.

¿Por qué CoWoS es vital para los aceleradores de IA de NVIDIA?

Esto se observa especialmente en los aceleradores de NVIDIA, donde los chips de cómputo trabajan en conjunto con múltiples pilas de HBM (memoria de alto ancho de banda). Colocar estos componentes sobre una placa convencional limita la densidad de conexiones, el consumo energético y la capacidad de transferencia. Por ello, los fabricantes recurren a métodos de empaquetado más avanzados.

Uno de los avances clave es la tecnología CoWoS de TSMC, que permite integrar chips de cómputo, chiplets y memoria de alta velocidad en un mismo encapsulado, logrando conexiones mucho más densas entre ellos. TSMC clasifica CoWoS como una tecnología avanzada de empaquetado 2.5D, diseñada como base para sistemas HPC y de inteligencia artificial modernos.

CoWoS: concepto y propósito del empaquetado

El nombre CoWoS proviene de Chip-on-Wafer-on-Substrate ("chip sobre oblea sobre sustrato"). Aunque el término suena complejo, la idea es sencilla: varios componentes semiconductores se colocan extremadamente cerca y se interconectan dentro de un mismo encapsulado, mucho más densamente que en una placa base tradicional.

Es fundamental distinguir entre la fabricación del chip y su empaquetado. Primero se crean los transistores y el cristal de cómputo sobre la oblea de silicio. Luego, este cristal se conecta a la memoria, la alimentación y otros componentes, y se monta todo en la placa. Es aquí donde entra en juego el advanced packaging o empaquetado avanzado.

En los esquemas convencionales, procesador y memoria son chips separados, conectados a través de pistas de la placa. A medida que aumenta la velocidad requerida, la longitud de las conexiones, el número de pines y las pérdidas eléctricas se convierten en un obstáculo. En los aceleradores de IA actuales, que mueven enormes volúmenes de datos entre el GPU y la memoria, estas limitaciones se vuelven críticas.

El papel del interposer en CoWoS

CoWoS resuelve este reto mediante una capa intermedia llamada interposer. Sobre él se colocan el chip de cómputo o varios chiplets junto con las pilas de HBM, todos conectados a través de numerosas pistas cortas. Así, los componentes están físicamente próximos y pueden intercambiar datos a través de interfaces mucho más anchas. Según TSMC, CoWoS permite integrar varios SoC, chiplets lógicos y pilas HBM en un sistema único.

Este método se considera empaquetado 2.5D: a diferencia de la integración 3D completa, donde los chips activos se apilan uno sobre otro, en CoWoS los componentes principales se sitúan lado a lado en una estructura común. Esto permite una densidad de conexiones muy superior a la de la integración tradicional en placa.

Por qué la proximidad de HBM y el chip de cómputo es crucial

Para un acelerador de IA, la capacidad de cálculo solo es útil si el GPU recibe los datos a tiempo. Entrenando o ejecutando redes neuronales grandes, es constante el acceso a los pesos del modelo y a resultados intermedios.

La memoria GDDR convencional puede ser rápida, pero HBM adopta otra estrategia: apila varios chips de memoria uno encima de otro, conectados verticalmente, creando un ancho de banda masivo en un espacio compacto.

Por eso, HBM4, la nueva generación de memoria para IA y supercomputación, sigue potenciando esta enorme capacidad, fundamental para los aceleradores de IA actuales.

CoWoS posibilita colocar estas pilas justo al lado del GPU. La información viaja por el interposer a través de numerosos canales paralelos, permitiendo que el procesador acceda a la memoria mucho más rápido que si estuviera lejana en la placa. Además, este diseño ahorra espacio: varios stacks de HBM y uno o más chips de cómputo se integran en un único módulo masivo, algo esencial para aceleradores de servidores.

El desafío es que el nivel de integración y precisión requerido para alinear grandes chips y HBM, gestionar miles de conexiones, alimentar y disipar calor es enorme. Así, el rendimiento de un acelerador moderno depende tanto de la eficiencia de su empaquetado como de la potencia del propio GPU.

¿Por qué CoWoS es tan relevante para los chips de inteligencia artificial?

Durante mucho tiempo, el incremento de rendimiento en los aceleradores de IA se asociaba con aumentar la cantidad de transistores, reducir el tamaño de fabricación y sumar bloques de cómputo. Sin embargo, las redes neuronales modernas requieren tal intercambio de datos que el límite ya no es solo el GPU, sino la velocidad de acceso a la memoria.

Entrenar grandes modelos implica realizar infinidad de operaciones matriciales y acceder constantemente a los pesos. Si la memoria no entrega datos a la velocidad necesaria, los núcleos de cómputo quedan ociosos. Así, el ancho de banda de la memoria es casi tan importante como la potencia de cálculo.

CoWoS permite colocar varios stacks de HBM junto al GPU y conectarlos con interfaces ultra anchas, incrementando tanto la potencia como la capacidad de transferencia. TSMC señala que la tecnología está diseñada para integrar múltiples componentes de cómputo y HBM en un solo encapsulado.

Este cambio también modifica la arquitectura de los procesadores: en vez de fabricar chips monolíticos cada vez más grandes, los fabricantes combinan varios componentes especializados. Un enfoque detallado en Chiplets en procesadores: la revolución modular muestra cómo dividir grandes chips en varios cristales ayuda a escalar sistemas, pero también eleva los requisitos de interconexión.

En los aceleradores de IA, donde varios elementos grandes conviven en un solo encapsulado (chips de cómputo, bloques de interfaz, stacks de HBM), asegurar altas velocidades de comunicación sin disparar el consumo energético es especialmente complejo. Aquí, el empaquetado avanzado deja de ser un paso final y se convierte en un factor crítico para el rendimiento global.

La evolución de CoWoS: hacia empaquetados cada vez más grandes

TSMC ha ido ampliando el tamaño físico que es capaz de manejar con CoWoS. En 2026, la compañía reportó soluciones de hasta 5,5 retículas y prevé llegar a 14 retículas en 2028, integrando hasta diez grandes chips y veinte pilas de HBM en un solo módulo. Esto ilustra la tendencia: los sistemas de IA demandan cada vez más silicio y memoria en un solo encapsulado.

Pero al aumentar el tamaño, surgen nuevos retos de integridad de señal, alimentación y disipación térmica. Mantener la estabilidad mecánica y la tasa de éxito de fabricación se vuelve más complejo cuanto mayor es el paquete.

Por eso, el escalado de la inteligencia artificial avanza en varios frentes: mejora de transistores, aumento del rendimiento del GPU, desarrollo de HBM más veloz y tecnologías de empaquetado cada vez más sofisticadas. Sin este último elemento, sería casi imposible reunir todos estos componentes en un solo acelerador de alto rendimiento.

El auge de CoWoS refleja este cambio: según TSMC, la demanda se disparó tras la expansión de la IA generativa a finales de 2022, y la empresa continúa ampliando la plataforma para integrar más chips y memoria en un mismo módulo.

Así, CoWoS se ha convertido en un pilar de la infraestructura de la industria de la IA. No incrementa directamente la cantidad de operaciones del GPU, pero permite una configuración de chips y memoria capaz de alimentar efectivamente esos cálculos.

El uso de CoWoS por NVIDIA en aceleradores de IA

NVIDIA es uno de los mejores ejemplos de por qué el empaquetado avanzado es ya esencial en la IA. Sus aceleradores actuales no son solo un GPU grande: deben integrar varios chips de cómputo con memoria de alta velocidad y permitir una comunicación interna con ancho de banda masivo.

Esto se refleja en la arquitectura Blackwell. NVIDIA revela que un GPU Blackwell consta de dos grandes chips, conectados por una interfaz de 10 TB/s. Esta división permite un GPU con 208.000 millones de transistores, sin fabricar un cristal monolítico aún más grande.

Además, junto a los chips de cómputo se debe instalar la memoria HBM. Aquí CoWoS es clave: la tecnología de TSMC permite ensamblar varios cristales lógicos y pilas de memoria sobre la misma red de interconexión, de modo que los componentes funcionan como una sola unidad aunque físicamente sean independientes.

Un análisis profundo de esta generación de aceleradores puede encontrarse en NVIDIA B200 y la arquitectura Blackwell: el nuevo estándar de aceleradores de IA.

La escala se aprecia en el sistema GB200 Grace Blackwell: cada superchip combina un procesador NVIDIA Grace y dos GPU Blackwell, y la configuración GB200 NVL72 integra 36 CPUs Grace y 72 GPUs Blackwell. NVIDIA anuncia para todo el rack 13,4 TB de memoria HBM3E y 576 TB/s de ancho de banda total.

Estas cifras demuestran que ya no basta con diseñar un chip rápido: hay que dotarlo de memoria capaz de alimentar su potencial. Si la transferencia es lenta, los núcleos del GPU quedan infrautilizados.

El empaquetado: un factor tan crucial como el nodo tecnológico

Antes, cada nueva generación de procesadores se asociaba sobre todo al salto de nodo tecnológico. Reducir el tamaño de los transistores permitía integrar más bloques en la misma área, reducir el consumo o aumentar las frecuencias.

Este mecanismo sigue vigente, pero hoy por hoy no es suficiente. El tamaño de un chip está limitado por la fotolitografía, y fabricar cristales monolíticos gigantescos es cada vez más difícil y costoso. Por eso, se fragmenta el sistema en varios chips, y surge el reto de interconectarlos a tal velocidad que funcionen como una sola unidad.

Blackwell ejemplifica esta transición: dos grandes cristales dentro de un GPU, enlazados por una interfaz ultra rápida, con HBM adyacente. Así, el salto en rendimiento proviene de varias áreas: nodo tecnológico, arquitectura de GPU, memoria veloz y empaquetado avanzado.

CoWoS permite escalar este último aspecto. TSMC desarrolla la plataforma para colocar cada vez más chips y pilas de HBM en un solo encapsulado, conectando el crecimiento de CoWoS con las necesidades crecientes de IA.

La integración física, el suministro de energía y la disipación térmica son cada vez más complejos conforme aumenta el tamaño y la densidad. Incluso si NVIDIA desarrolla un GPU más potente, aún debe integrarlo físicamente con suficiente memoria, alimentación y refrigeración.

El desarrollo de chips de IA se parece cada vez más al diseño de un sistema computacional completo en un solo módulo: NVIDIA diseña la arquitectura, los fabricantes de memoria evolucionan HBM, y tecnologías como CoWoS hacen posible la integración. Sin este nivel de empaquetado, ampliar el tamaño y la potencia de los aceleradores sería mucho más difícil.

CoWoS-S, CoWoS-R y CoWoS-L: diferencias entre las variantes

CoWoS no es una única técnica, sino una familia de tecnologías de empaquetado. TSMC desarrolla varias versiones porque distintos aceleradores requieren diferentes áreas, densidades y métodos de integración de chips y HBM. Actualmente destacan CoWoS-S, CoWoS-R y CoWoS-L.

CoWoS-S

Es la versión clásica: utiliza un gran interposer de silicio donde se montan los chips lógicos y las pilas de HBM. El silicio permite una red de conexiones muy densa, ideal para transferencias de datos de alta velocidad.

Este enfoque logra gran densidad, pero tiene límites: cuanto más grande el interposer, más difícil y costoso es fabricarlo. Según TSMC, CoWoS-S abarca hasta 3,3 retículas (unos 2700 mm²). Para módulos aún más grandes se recomienda CoWoS-R o CoWoS-L.

CoWoS-R

En CoWoS-R se sustituye el interposer de silicio por una estructura basada en RDL (Redistribution Layer), formada por capas de polímero y conductores de cobre.

Esto permite empaquetados más grandes, manteniendo conexiones rápidas entre SoC y HBM. Además, el RDL es más flexible mecánicamente que el silicio, lo que reduce tensiones por diferencias de dilatación térmica. CoWoS-R está en producción masiva desde 2023.

La densidad de conexiones es menor que en el silicio, pero resulta ideal cuando se prioriza el tamaño del encapsulado y la integración de muchos componentes.

CoWoS-L

Combina lo mejor de ambos mundos: un gran interposer RDL y pequeñas zonas de silicio llamadas LSI (Local Silicon Interconnect) donde se requiere máxima densidad de conexiones.

No es necesario fabricar un interposer de silicio gigante: las zonas de alta densidad solo se colocan entre componentes críticos (por ejemplo, entre dos chips de cómputo o entre lógica y HBM), mientras que el resto de señales y alimentación viajan por la estructura RDL. Esta solución híbrida es ideal para aceleradores de IA de gran tamaño.

TSMC inició la producción masiva de CoWoS-L de 3,5 retículas en 2024 y sigue aumentando el área disponible, permitiendo integrar más silicio y HBM en un solo módulo.

Las diferencias entre versiones demuestran cómo ha evolucionado el reto del empaquetado: ya no se trata solo de montar un GPU, sino de diseñar sistemas completos de cómputo de alta velocidad dentro de un encapsulado, con numerosos chips interconectados.

A medida que los modelos de IA crecen, este enfoque es cada vez más crítico. Cuando los aceleradores requieran más chips y pilas de HBM, el tamaño del interposer tradicional será un límite, de ahí que TSMC desarrolle en paralelo CoWoS-S, CoWoS-R y CoWoS-L para equilibrar densidad, tamaño y complejidad de fabricación.

Conclusión

CoWoS refleja la transformación radical en los procesadores de IA modernos. El rendimiento de un acelerador depende tanto de la arquitectura del GPU y el proceso de fabricación como de la eficiencia con la que los chips de cómputo se pueden combinar con memoria de alta velocidad en un solo módulo.

La tecnología de TSMC permite integrar GPU, chiplets y múltiples pilas de HBM en una red de interconexión densa, reduciendo distancias, aumentando el ancho de banda y posibilitando módulos computacionales mucho más grandes.

Para NVIDIA y otros desarrolladores de aceleradores de IA, esto es crucial: el crecimiento de las redes neuronales exige más recursos y memoria. Ya no basta con hacer chips monolíticos más grandes; la industria avanza hacia sistemas de múltiples componentes estrechamente integrados.

La evolución de CoWoS-S, CoWoS-R y especialmente CoWoS-L marca la pauta del sector: encapsulados más grandes, con más chips y HBM, y una tecnología de interconexión que se convierte en pieza clave para escalar el hardware de IA.

Por ello, CoWoS no es solo una forma de montar un GPU; es auténtica infraestructura interna del acelerador moderno, sin la cual sería mucho más difícil reunir tanta potencia de cálculo y ancho de banda en un solo módulo.