CoWoS: A Tecnologia que Revoluciona Aceleradores de IA e HPC

CoWoS deixou de ser um termo restrito ao setor de semicondutores para se tornar uma das tecnologias mais importantes dos aceleradores de IA modernos. O desempenho de um único chip já não basta: é preciso posicionar uma grande quantidade de memória de alta velocidade ao lado do processador e garantir a transferência de dados com latência mínima.

Isso fica especialmente evidente nos aceleradores da NVIDIA, onde os chips de processamento trabalham em conjunto com vários stacks de HBM. Colocar esses componentes em uma placa convencional limita a densidade de conexões, o consumo de energia e a largura de banda. Por isso, a indústria está migrando para métodos de empacotamento mais avançados.

Uma das soluções centrais é a tecnologia CoWoS da TSMC, que integra processadores, chiplets e memória de alta velocidade em um único encapsulamento, criando conexões muito mais densas entre eles. A TSMC classifica o CoWoS como uma tecnologia de empacotamento avançado 2.5D, sendo a base para sistemas modernos de HPC e IA.

CoWoS: o que é e por que esse empacotamento é essencial?

O nome CoWoS significa Chip-on-Wafer-on-Substrate ("chip sobre wafer sobre substrato"). Apesar do nome complexo, a ideia é simples: vários componentes semicondutores são posicionados muito próximos e conectados dentro de um único invólucro, com densidade muito superior ao que seria possível em uma placa-mãe comum.

É importante diferenciar a fabricação do chip da etapa de empacotamento. Primeiro, transistores são criados em uma pastilha de silício, formando o chip. Depois, esse chip precisa ser conectado à memória, energia e outros componentes, e então montado na placa. É nessa fase que o advanced packaging faz diferença.

No modelo tradicional, processador e memória são chips separados, conectados por trilhas da placa. Quanto maior a velocidade de troca de dados necessária, mais impactam o comprimento das conexões, a quantidade de contatos e as perdas elétricas. Para aceleradores de IA, que transferem enormes volumes de dados entre GPU e memória, essas limitações são críticas.

O CoWoS resolve esse desafio com uma camada intermediária - o interposer. Nele, podem ser colocados o chip de processamento ou vários chiplets junto com stacks de HBM, todos conectados por uma grande quantidade de pistas curtas. Assim, os componentes ficam fisicamente próximos e podem trocar dados por interfaces muito mais largas. A TSMC destaca que o CoWoS permite integrar múltiplos SoCs, chiplets lógicos e stacks de HBM em um único sistema.

Esse conceito é chamado de empacotamento 2.5D. Ao contrário da integração 3D, onde chips ativos podem ficar empilhados, no CoWoS tradicional os componentes principais estão lado a lado no mesmo interposer. Ainda assim, a densidade de conexões é muito maior do que ao montar chips separados na placa.

Para chips de IA, isso é vital. É relativamente fácil aumentar a quantidade de unidades de processamento até certo ponto - mas se o GPU não recebe dados rapidamente da memória, os recursos ficam ociosos. Por isso, o avanço dos aceleradores depende não só do processo de fabricação e do número de transistores, mas também da eficiência na integração de chips e memória em um único sistema.

Como o CoWoS é estruturado: GPU, interposer, HBM e substrato

À primeira vista, um módulo CoWoS parece um grande processador, mas na verdade reúne vários componentes. O chip de processamento ou chiplets ficam ao lado dos stacks de memória de alta velocidade, sobre uma estrutura intermediária que conecta tudo em um único sistema.

De forma resumida, a estrutura é:

• GPU ou chiplets de processamento →
• HBM →
• interposer →
• substrato do encapsulamento →
• placa de circuito impresso

Cada camada tem sua função: o GPU processa os dados, a HBM armazena e transmite rapidamente para as unidades de processamento, o interposer cria uma rede densa de conexões, e o substrato garante energia e conexão do módulo ao resto do sistema.

O interposer como base do sistema

O interposer pode ser visto como uma placa miniaturizada, altamente complexa, posicionada logo abaixo dos chips de processamento e memória. Sua principal diferença para uma placa convencional é a enorme densidade de conexões.

Isso permite colocar entre GPU e HBM uma quantidade massiva de pistas. Em vez de um barramento relativamente estreito para chips de memória separados, o acelerador conta com uma interface extremamente larga, capaz de transferir muito mais dados simultaneamente.

Outro ponto fundamental é a curta distância dessas conexões. Quanto mais distante o sinal elétrico precisa percorrer, mais difícil manter altas velocidades e baixo consumo. No CoWoS, o chip de processamento e a memória estão praticamente lado a lado.

O interposer em si não faz cálculos - sua função é garantir que diferentes componentes possam operar como se fossem partes de um único grande chip.

Por que a HBM fica ao lado do chip de processamento?

Em aceleradores de IA, alta potência de processamento só faz sentido se o GPU receber dados no tempo certo. Durante o treinamento e execução de grandes redes neurais, é preciso acessar constantemente os pesos do modelo, resultados intermediários e outros grandes blocos de dados.

Memórias como GDDR também entregam alta velocidade, mas a HBM adota um conceito diferente: vários chips de memória empilhados verticalmente e conectados por vias verticais, criando uma interface extremamente larga em dimensões compactas.

Por isso, o artigo "HBM4 - nova geração de memória para IA e HPC" destaca a evolução das memórias de largura de banda extrema, tão essenciais para aceleradores de IA atuais.

O CoWoS permite posicionar esses stacks de HBM imediatamente ao lado do GPU. Os dados trafegam pelo interposer em múltiplas conexões paralelas, acelerando o acesso à memória em comparação com o que seria possível em uma placa convencional.

Esse arranjo também economiza espaço: stacks de HBM e chips de processamento podem ser agrupados em um único módulo compacto. Isso é crucial para servidores, onde cada módulo precisa agregar cada vez mais recursos de processamento e memória.

No entanto, o empacotamento se torna muito mais complexo: é necessário alinhar perfeitamente os grandes chips e stacks de HBM, administrar milhares de conexões, garantir alimentação elétrica e dissipação térmica eficiente. O desempenho do acelerador de IA moderno depende diretamente da eficiência dessas conexões internas.

Por que o CoWoS tornou-se crucial para chips de IA?

O aumento de desempenho em aceleradores de IA era tradicionalmente associado ao número de transistores, ao avanço do processo de fabricação e à quantidade de unidades de processamento. Mas as redes neurais atuais exigem tanta troca de dados que o gargalo não é mais apenas o GPU, mas a velocidade de acesso à memória.

No treinamento de grandes modelos, o acelerador executa inúmeras operações matriciais e acessa constantemente os pesos do modelo. Se a memória não acompanha a velocidade de processamento, as unidades computacionais ficam ociosas. Por isso, a largura de banda da memória é quase tão vital quanto o próprio poder de processamento.

O CoWoS possibilita colocar vários stacks de HBM próximos ao GPU, conectando-os com interfaces amplíssimas. A TSMC indica que a tecnologia foi criada para integrar múltiplos chips de processamento e HBM em um único invólucro, aumentando tanto a potência computacional quanto a largura de banda da memória.

Essa abordagem muda também a arquitetura dos processadores. Em vez de buscar um único chip monolítico cada vez maior, os fabricantes passam a unir vários componentes especializados. Esse conceito é detalhado no artigo "Chiplets em processadores: revolução na arquitetura modular": dividir um chip grande em vários menores ajuda a escalar sistemas, mas exige conexões internas muito mais avançadas.

No caso dos aceleradores de IA, o desafio é ainda maior, pois é preciso integrar múltiplos chips grandes no mesmo módulo: processadores, interfaces e vários stacks de HBM. Quanto mais componentes, maior a complexidade de garantir conexões rápidas sem aumentar demais o consumo.

Por isso, o advanced packaging deixa de ser apenas uma etapa final da fabricação. A quantidade de chips e memória que pode ser integrada em um acelerador passa a depender diretamente da qualidade do empacotamento.

Como exemplo, a TSMC segue ampliando o tamanho físico do CoWoS. Em 2026, anunciou soluções de até 5,5 retículos, e para 2028 planeja versões de cerca de 14 retículos, capazes de acomodar aproximadamente dez grandes chips de processamento e vinte stacks de HBM. Isso revela a direção do setor: os sistemas de IA do futuro exigirão cada vez mais silício e memória em um só invólucro.

Por outro lado, aumentar o tamanho traz novos desafios de engenharia: é preciso manter a integridade dos sinais, alimentar um número crescente de componentes e dissipar grandes volumes de calor. Quanto maior o módulo, mais difícil garantir estabilidade mecânica e alta taxa de aproveitamento na produção.

Assim, a escalabilidade da IA ocorre em várias frentes: fabricantes aprimoram transistores, aumentam a potência dos GPUs, desenvolvem novas gerações de HBM e criam tecnologias de empacotamento cada vez mais sofisticadas. Sem esse último elemento, seria muito mais difícil reunir todos esses componentes em um acelerador de alto desempenho.

O crescimento do interesse pelo CoWoS reflete essa mudança. Segundo a TSMC, a demanda pela tecnologia cresceu fortemente com a popularização da IA generativa no fim de 2022. A empresa expande a plataforma para permitir cada vez mais componentes de processamento e memória em um só módulo.

Como resultado, o CoWoS tornou-se um dos pilares da infraestrutura da IA moderna. Ele não aumenta diretamente o número de operações do GPU, mas permite a configuração de sistemas de memória e processamento capazes de sustentar essas operações em alta escala.

Como a NVIDIA utiliza CoWoS em aceleradores de IA

A NVIDIA é um dos maiores exemplos de por que o empacotamento avançado se tornou vital para a IA. O acelerador atual da empresa já não é apenas um grande GPU: dentro do módulo, é preciso unir vários chips de processamento e memória de alta velocidade, garantindo uma troca de dados com largura de banda colossal.

Isso é visível na arquitetura Blackwell. Segundo a NVIDIA, um GPU Blackwell é composto por dois grandes chips interligados por uma interface de 10 TB/s. Essa divisão permite criar um GPU com 208 bilhões de transistores, sem precisar fabricar um único chip monolítico ainda maior.

Ao lado desses chips de processamento, é necessário colocar a HBM. Aqui, o CoWoS faz parte essencial da construção: a tecnologia da TSMC permite agrupar múltiplos chips lógicos e stacks de memória de alta velocidade sobre o mesmo sistema de interconexão. Assim, componentes separados funcionam como um único módulo computacional, apesar de permanecerem fisicamente distintos.

O artigo "NVIDIA B200 e arquitetura Blackwell: novo padrão para aceleradores de IA" explora em detalhes a estrutura e as capacidades dessa geração.

A escala é impressionante no sistema GB200 Grace Blackwell: um único superchip integra o processador NVIDIA Grace e dois GPUs Blackwell, e a configuração NVL72 reúne 36 CPUs Grace e 72 GPUs Blackwell. A NVIDIA informa que o rack completo possui 13,4 TB de memória HBM3E com largura de banda total de 576 TB/s.

Esses números mostram como a tarefa dos desenvolvedores mudou: não basta criar um chip rápido - é preciso garantir que ele receba dados em alta velocidade o tempo todo. Se a memória for lenta, as unidades de processamento não chegam ao máximo desempenho.

Por que o empacotamento importa quase tanto quanto o processo de fabricação?

Antes, um novo processador estava associado principalmente ao avanço do processo de fabricação, permitindo mais transistores na mesma área e maior eficiência. Esse mecanismo ainda tem papel importante, mas já não é suficiente. O tamanho de cada chip é limitado pela fotolitografia, e fabricar chips monolíticos gigantes é cada vez mais complexo e caro. Por isso, a tendência é dividir o sistema em vários chips, o que cria o desafio de conectá-los com altíssima velocidade, sem prejudicar o desempenho.

A arquitetura Blackwell exemplifica essa transição: dois grandes chips em um GPU são ligados por um barramento ultralargo, e a HBM fica próxima. O aumento de desempenho, assim, é resultado combinado do novo processo, da arquitetura, da memória avançada e do empacotamento sofisticado.

O CoWoS permite escalar esse último nível. A TSMC desenvolve a plataforma para acomodar cada vez mais chips lógicos e stacks de HBM em um único invólucro. O crescimento do CoWoS está diretamente ligado à necessidade das IAs por mais potência computacional e memória.

Por isso, o empacotamento avança para se tornar um fator determinante no desempenho dos aceleradores futuros. Mesmo que a NVIDIA crie GPUs mais poderosos, ainda será preciso conectá-los a memória suficiente, garantir alimentação e dissipação térmica eficientes em um módulo extremamente denso.

O desenvolvimento dos chips de IA começa a se parecer com o projeto de um sistema computacional inteiro dentro de um único invólucro. A NVIDIA define a arquitetura dos aceleradores e da plataforma, fabricantes de memória criam gerações cada vez mais rápidas de HBM, e tecnologias como o CoWoS permitem integrar tudo isso. Sem esse nível de integração, aumentar o tamanho e a performance dos aceleradores seria muito mais difícil.

CoWoS-S, CoWoS-R e CoWoS-L: as variantes da tecnologia

O CoWoS não é uma única construção fixa, mas uma família de tecnologias de empacotamento. A TSMC desenvolve várias versões porque aceleradores diferentes exigem áreas, densidades de conexão e modos de integração variados. As principais versões atualmente são CoWoS-S, CoWoS-R e CoWoS-L.

CoWoS-S

O CoWoS-S é o modelo mais tradicional, usando um grande interposer de silício para acomodar chips lógicos e stacks de HBM. O silício permite criar uma rede densa de conexões e é ideal para comunicação de alta velocidade entre componentes.

Esse modelo oferece alta densidade de conexões, mas tem uma limitação: quanto maior o interposer, mais difícil e caro é fabricá-lo. Segundo a TSMC, o CoWoS-S atende interposers de até cerca de 3,3 retículos, ou aproximadamente 2.700 mm². Para módulos ainda maiores, a empresa recomenda o CoWoS-R ou CoWoS-L.

CoWoS-R

No CoWoS-R, o interposer de silício é substituído por uma estrutura baseada em RDL (Redistribution Layer), formada por camadas de polímero e condutores de cobre.

Isso permite criar módulos maiores, mantendo conexões rápidas entre SoCs e HBM. O RDL oferece mais flexibilidade mecânica que o silício, reduzindo tensões causadas pela expansão térmica dos componentes. O CoWoS-R entrou em produção em massa em 2023.

A densidade de conexões é menor que a do silício, por isso o CoWoS-R é interessante onde o tamanho do módulo e a integração de muitos componentes são mais importantes do que a densidade máxima das conexões.

CoWoS-L

O CoWoS-L combina vantagens dos dois métodos. Ele usa um grande interposer de RDL, com pequenas regiões de silício (LSI - Local Silicon Interconnect) onde é necessária densidade máxima de conexões.

Assim, não é preciso fabricar um interposer inteiro de silício. As conexões de alta densidade são criadas apenas entre chips específicos - por exemplo, entre dois processadores ou entre lógica e HBM - e as demais conexões passam pela estrutura maior de RDL.

Esse método híbrido é ideal para aceleradores de IA massivos. A TSMC iniciou a produção em massa do CoWoS-L de 3,5 retículos em 2024 e segue ampliando a área do empacotamento para acomodar mais silício e HBM em um só módulo.

As diferenças entre as versões mostram como o desafio do empacotamento evoluiu: não se trata mais de apenas montar um GPU em um substrato, mas de projetar um sistema computacional de alta velocidade dentro de um único invólucro.

Com o crescimento das IAs, isso se torna cada vez mais relevante. Para os aceleradores do futuro, a limitação pode ser o tamanho do interposer tradicional de silício. Por isso, a TSMC desenvolve paralelamente o CoWoS-S, CoWoS-R e CoWoS-L, permitindo diferentes balanços entre densidade, tamanho e complexidade de fabricação.

Conclusão

O CoWoS ilustra como a estrutura dos processadores de IA mudou radicalmente. O desempenho de um acelerador agora depende não só da arquitetura e do processo de fabricação, mas também da eficiência em integrar chips de processamento e memória de alta velocidade no mesmo módulo.

A tecnologia da TSMC permite posicionar GPUs, chiplets e múltiplos stacks de HBM em uma rede de conexões densa, reduzindo distâncias e aumentando a largura de banda. Isso viabiliza módulos muito maiores e mais poderosos.

Para a NVIDIA e outros desenvolvedores, isso é crucial: o crescimento das redes neurais exige mais processamento e memória. Aumentar um único chip já não resolve; a indústria avança para sistemas com vários componentes interligados.

O avanço das variantes CoWoS-S, CoWoS-R e principalmente CoWoS-L sinaliza a direção de todo o setor. Os módulos ficam maiores, agregando mais silício e HBM, e a tecnologia de conexão se torna um dos fatores-chave para escalar o hardware de IA.

Assim, o CoWoS não é apenas um método de montar GPU: é uma infraestrutura interna dos aceleradores de IA atuais, sem a qual seria muito mais difícil reunir tanto poder de processamento e largura de banda em um único módulo.